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Presentation at Jornadas SARTECO 2022 (I)
September 28, 2022 | | Comments Off on Presentation at Jornadas SARTECO 2022 (I)
Luis J. Saiz-Adalid has presented the paper “Evaluación de un Microprocesador RISC con capacidad de tolerancia a fallos”, authored by Joaquín Gracia-Morán, Juan C. Baraza, Daniel Gil, Pedro Gil Vicente and Luis-J. Saiz-Adalid.
Abstract
Con la continua reducción de tamaño de la tecnología CMOS, la probabilidad de sufrir tanto fallos simples como múltiples en los sistemas de memoria aumenta. Así pues, son necesarios Mecanismos de Tolerancia a Fallos (MTF) que los protejan. Tradicionalmente, se han utilizado diferentes Códigos Correctores de Errores (ECC) para este fin. A la hora de añadir un ECC a un sistema informático, se debe tener en cuenta las diferentes sobrecargas en el área de silicio, retardo y consumo de energía que introducen los circuitos codificadores y decodificadores, así como la memoria adicional necesaria para almacenar los bits redundantes utilizados por el ECC.
En este trabajo hemos estudiado el comportamiento y las sobrecargas introducidas al añadir diferentes ECC en un modelo en VHDL de un microprocesador RISC. Estos ECC
corrigen errores implementando diversas estrategias de tolerancia a fallos. De esta forma, hemos comparado diversos parámetros, como son el área, el consumo de energía y la tolerancia a fallos de los diferentes modelos implementados de microprocesador RISC tolerante a fallos.
DEFADAS Project: Grant PID2020-120271RB-I00 funded by MCIN/AEI/10.13039/501100011033
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