PIME-E
Bienvenidos al la página web del Proyecto de Innovación y Mejora Educativa titulado “Desarrollo e implementación de un demostrador de redes neuronales confiables en sistemas empotrados“
Resumen de la innovación
En este proyecto se quiere implementar un demostrador de un sistema tolerante a fallos basado en microcontroladores y que, como aplicación, pueda ejecutar redes neuronales, aplicación clave en la que se basa la Inteligencia Artificial. La idea básica es tener un sistema modular en el que se puedan añadir tantos microcontroladores como se deseen, con mecanismos de tolerancia a fallos con el fin de proteger tanto las comunicaciones entre los diferentes microcontroladores presentes en el demostrador, como los datos almacenados en sus memorias. Habrá disponibles en una biblioteca varios mecanismos de tolerancia a fallos, que se podrán probar para estudiar sus capacidades de detección/corrección de errores, la sobrecarga que introducen, etc.
Además, añadiendo el protocolo de comunicaciones adecuado, el demostrador podrá ser utilizado desde varios puntos vía web, sin tener que desplazarlo físicamente de un laboratorio a otro.
Este proyecto se aborda simultáneamente desde dos asignaturas de diferentes estudios ofertados actualmente por la Universidad Politécnica de Valencia, y es fácilmente exportable a otras asignaturas en las que se trabaje tanto con microcontroladores, como con sistemas confiables.
La memoria completa del proyecto es la siguiente:
Publicaciones relacionadas con el proyecto
- Juan Carlos Ruiz, David de Andrés, Luis José Saiz-Adalid, Joaquín Gracia-Morán, “Towards SW-based Robustness Assessment of HW Accelerators for Quantized CNNs”, 2025 20th European Dependable Computing Conference Companion Proceedings (EDCC-C), pp. 22-25, ISBN: 979-8-3315-3741-8, Lisboa, Portugal, Abril 2025.
- Joaquín Gracia-Morán, David de Andrés, Luis-J. Saiz-Adalid, Juan Carlos Ruiz, J.-Carlos Baraza-Calvo, Daniel Gil-Tomás, Pedro J. Gil-Vicente, “Initial insights into synthesis overheads caused by C-based Error Correction Codes implementations”, 2025 20th European Dependable Computing Conference Companion Proceedings (EDCC-C), pp. 26-29, ISBN: 979-8-3315-3741-8, Lisboa, Portugal, Abril 2025.
- Luis-J. Saiz Adalid, Juan-Carlos Ruiz-García, Joaquín Gracia-Morán, David de Andrés, J.-Carlos Baraza-Calvo, Daniel Gil-Tomás, Pedro Gil-Vicente, “Towards a Novel 8-bit Floating-point Format to Increase Robustness in Convolutional Neural Networks”, 2025 20th European Dependable Computing Conference Companion Proceedings (EDCC-C), pp. 34-37, ISBN: 979-8-3315-3741-8, Lisboa, Portugal, Abril 2025.
- Juan Carlos Ruiz, David de Andrés, Juan Carlos Baraza, Luis José Saiz-Adalid y Joaquín Gracia-Morán, “Hacia la evaluación en software de la robustez de aceleradores hardware para CNN cuantizadas”, Actas de las Jornadas SARTECO 2025, pp. 925-933, ISBN: 978-84-09-74530-2, Sevilla, España, Junio 2025.
- Joaquín Gracia-Morán, David de Andrés, Luis-J. Saiz-Adalid, Juan Carlos Ruiz, J.-Carlos Baraza-Calvo, Daniel Gil-Tomás, Pedro J. Gil-Vicente, “Implementación en Arduino de una red neuronal cuantizada tolerante a fallos”, Actas de las Jornadas SARTECO 2025, pp. 1041-1049, ISBN: 978-84-09-74530-2, Sevilla, España, Junio 2025.
- Joaquín Gracia-Morán, David De Andrés, Luis José Saiz-Adalid, Juan Carlos Ruiz García, Juan C. Baraza, Daniel Gil, Pedro Gil Vicente, “Análisis de la confiabilidad de una red neuronal implementada en Arduino con formato BF16”, Actas de las Jornadas SARTECO 2025, pp. 1051-1060, ISBN: 978-84-09-74530-2, Sevilla, España, Junio 2025.
- J. Gracia-Morán, J.-C. Ruiz, D. de Andrés, L.-J. Saiz-Adalid, J.C. Baraza-Calvo, D. Gil-Tomás, P.J. Gil-Vicente, “Dependability Analysis of Neural Networks Implemented in Arduino”, Proceedings of the Workshop on Innovation on Information and Communication Technologies (ITACA-WIICT 2025), Aceptado, Valencia, España, Julio 2025.
- Joaquín Gracia Morán, Juan-Carlos Ruiz, David de Andrés, and Luis-J. Saiz-Adalid, “Can C-Based ECC Models Leverage High-Level Synthesis? Evaluating Description Variants for Efficient Circuit Implementations”, 44 International Conference on Computer Safety, Reliability and Security (SAFECOMP 2025), Aceptado, Estocolmo, Suecia, Septiembre 2025