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Papers accepted at Jornadas SARTECO 2025
May 5, 2025 | | Comments Off on Papers accepted at Jornadas SARTECO 2025
Different papers authored by the GSTF’s members has been accepted at Jornadas SARTECO 2025, that will be held in Sevilla (Spain) next June.
Title: Análisis de la confiabilidad de una red neuronal implementada en Arduino con formato BF16
Authors: Joaquín Gracia-Morán, David de Andrés, Luis-J. Saiz-Adalid, Juan Carlos Ruiz, J.-Carlos Baraza-Calvo, Daniel Gil-Tomás, Pedro J. Gil-Vicente
Abstract: El uso de redes neuronales se ha expandido a entornos tan diversos como dispositivos industriales, sistemas médicos o sistemas espaciales. En estos casos, es fundamental equilibrar rendimiento, consumo energético y área de silicio. Además, en entornos críticos, es necesario garantizar una alta
tolerancia a fallos.
Tradicionalmente, las redes neuronales han utilizado parámetros en coma flotante de 32 bits, lo que implica un alto consumo de memoria y una mayor vulnerabilidad a fallos debido a la miniaturización de la tecnología CMOS. Una estrategia efectiva para optimizar estos sistemas es reducir la precisión de los parámetros, utilizando menos bits y disminuyendo así la cantidad de memoria necesaria y el tiempo de procesamiento.
Sin embargo, surgen dudas al implementar este tipo de redes en sistemas empotrados: ¿Mantienen su confiabilidad en entornos críticos, o requieren mecanismos de tolerancia a fallos? ¿Realmente se reduce el área y la latencia?
Este trabajo aborda estas cuestiones reduciendo la precisión de una red neuronal, e implementándola en un sistema basado en Arduino. Además, se han incorporado Códigos de Corrección de Errores y, mediante la técnica de inyección de fallos, se ha evaluado su confiabilidad comparándola con la misma red, pero con sus parámetros codificados en 32 bits.
Title: Implementación en Arduino de una red neuronal cuantizada tolerante a fallos
Authors: Joaquín Gracia-Morán, David de Andrés, Luis-J. Saiz-Adalid, Juan Carlos Ruiz, J.-Carlos Baraza-Calvo, Daniel Gil-Tomás, Pedro J. Gil-Vicente
Abstract: En la actualidad, las redes neuronales se están utilizando en dominios tan dispares como son los entornos industriales, espaciales y médicos, entornos donde es esencial equilibrar rendimiento, consumo energético y área de silicio. Si, además, estos dispositivos forman parte de un sistema crítico, también se debe garantizar una alta tolerancia a fallos.
Generalmente, los parámetros de las redes neuronales se definen en coma flotante de 32 bits, lo que implica un elevado consumo de memoria. Debido a la miniaturización de la tecnología CMOS, la memoria es más susceptible a los fallos múltiples, lo que puede afectar negativamente a los parámetros de la red neuronal almacenados en memoria.
Para optimizar el uso de memoria y acelerar el procesamiento, una estrategia efectiva es reducir la precisión de los parámetros, codificándolos con menos bits. Sin embargo, al implementar estas redes optimizadas en sistemas empotrados, surgen varios interrogantes: ¿realmente se reduce el área ocupada y la latencia? ¿Siguen siendo confiables en entornos críticos?
Este estudio aborda estas cuestiones. Para ello, se han cuantizado a enteros de 8 bits los parámetros de una red neuronal y se ha implementado en un sistema Arduino, incorporando Códigos de Corrección de Errores. A través de la inyección de fallos, se ha analizado su confiabilidad y comparado con una red con los parámetros en coma flotante de 32 bits. Los resultados ayudarán a evaluar si esta optimización mejora el rendimiento sin comprometer la robustez en aplicaciones críticas.
Title: Hacia la evaluación en software de la robustez de aceleradores hardware para CNN cuantizadas
Authors: Juan Carlos Ruiz, David de Andrés, Juan Carlos Baraza, Luis José Saiz-Adalid, Joaquín Gracia-Morán
Abstract: Gracias a su bajo consumo de memoria y energía, así como a su mayor velocidad de ejecución, las redes neuronales convolucionales cuantizadas son especialmente adecuadas para sistemas empotrados que realizan análisis de imágenes. Estos beneficios aumentan al implementarse sobre aceleradores hardware, generados a partir de modelos software mediante herramientas de síntesis de alto nivel y automatización de diseño electrónico. En sistemas críticos, donde se requieren garantías de seguridad funcional, resulta imprescindible evaluar la robustez de estos aceleradores frente a fallos accidentales y maliciosos que pueden alterar su comportamiento nominal durante su ciclo de vida. Realizar dicha evaluación en fases tempranas del desarrollo de la red reduce costes, pero los modelos software disponibles en dichas etapas rara vez reflejan con precisión el comportamiento del hardware. Este trabajo propone una metodología de inyección de fallos, diseñada para modelos software de redes neuronales convolucionales cuantizadas, que busca reproducir fielmente los efectos que los bit-flips pueden tener en el proceso de inferencia de la red una vez que ´esta es implementada sobre un acelerador hardware. La metodología se valida con una versión cuantizada de LeNet descrita en Python. Esta contribución sienta las bases para una evaluación temprana y representativa de la robustez de redes convolucionales cuantizadas, con el objetivo de facilitar el diseño de soluciones futuras de inteligencia artificial embebida más seguras y confiables.
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